DDR的引入可以說是電子行業(yè)進入高速數(shù)字化的時期。ECL邏輯組件發(fā)揮了作用，但DDR存儲器一直是一個典型的例子，表明數(shù)據(jù)速率隨著時間的推移而穩(wěn)步提高。DDR5的應(yīng)用仍在推進中，但業(yè)界已經(jīng)在展望DDR6 ram。
 
在DDR3之前，設(shè)計人員需要考慮設(shè)計以適應(yīng)建立和保持時間以及總線上的受控阻抗。直到DDR3數(shù)據(jù)速率的高端為止，色散補償都不是這樣的問題，因為抖動開始成為信號解釋中的主要問題。在低電平信號中看到的相對較小的抖動將大到足以關(guān)閉DDR3信號的眼圖。因此更新了JEDEC標準以提供DDR4眼圖的設(shè)計容差。
 
DDR5采用了高端DDR4數(shù)據(jù)速率，并通過使總線更快而不是更寬而再次將其翻倍。在布置并行單端網(wǎng)絡(luò)方面，仍在處理DDR4布線挑戰(zhàn)，但這些通道要短得多。總線也將運行得足夠快，以至于誤碼主要由接收器處的反射損耗、任何層轉(zhuǎn)換處以及色散引起。較短的通道有效地降低了總插入損耗，但回波損耗色散需要通過極高帶寬的極其精確的互連阻抗設(shè)計來補償。
 
對于DDR5，數(shù)據(jù)傳輸在具有雙向通信的單端網(wǎng)絡(luò)上以短脈沖形式發(fā)生。全速時鐘允許在互連的每一端在讀取和寫入之間切換。一切都必須非常快速地切換，這需要無可挑剔的PDN設(shè)計來盡可能地抑制抖動。典型電路板上的PDN阻抗只能變得如此之低，而且DDR5中的低信號電平（最大1.1V）對數(shù)字信號施加了非常嚴格的紋波/抖動限制。這些以反射為主的通道問題和疊加在低電平信號上的低紋波要求現(xiàn)在迫使控制器在DDR5接口中使用均衡，以補償信號失真和符號間干擾(ISI)。請注意，這種均衡已經(jīng)用于高速差分串行標準（例如，SerDes通道中的LVDS）。DDR5中還有許多其他設(shè)計挑戰(zhàn)需要考慮，但上面列出的挑戰(zhàn)可以說是最大的挑戰(zhàn)。

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